System-on-Chip Test Architectures: Nanometer Design for Testability (Volume .)

Sprache: Englisch

Verlag: Morgan Kaufmann, 2007

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A guide to VLSI Testing and Design-for-Testability techniques that allows students, researchers, DFT practitioners, and VLSI designers to master System-on-Chip Test architectures, for test debug and diagnosis of digital, memory, and analog/mixed-signal designs. It also includes practical problems at the end of each chapter for students. Series: Systems on Silicon. Num Pages: 896 pages, Approx. 600 illustrations. BIC Classification: THR. Category: (P) Professional & Vocational. Dimension: 242 x 199 x 38. Weight in Grams: 1602. . 2007. 1st Edition. hardcover. . . . . Books ship from the US and Ireland.

Bestandsnummer des Verkäufers V9780123739735

Titel
System-on-Chip Test Architectures: Nanometer Design for Testability (Volume .)
Autor
Wang, Laung-Terng
Verlag
Morgan Kaufmann
Erscheinungsjahr
2007
Zustand
New
Einband
Hardcover
Sprache
Englisch
ISBN-10
012373973X
ISBN-13
9780123739735

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